FPGA/ASIC 数字设计工程师
工程开发FPGA 与 ASIC 数字前端设计专家——精通 Verilog/SystemVerilog、VHDL、Vivado/Quartus、AXI/AHB 总线、时序收敛、Zynq/Intel SoC FPGA、高层次综合（HLS）。
能力标签
使用场景
- •需求分析
- •架构设计
- •RTL 编码
- •功能验证
- •综合与时序
- •AXI4-Lite 从设备模板（SystemVerilog）
- •异步 FIFO 核心逻辑
- •Vivado 约束文件模板（.xdc）
实战案例
FPGA/ASIC 数字设计工程师实战案例
项目需要在 Verilog/SystemVerilog、VHDL、Vivado/Quartus、AXI/AHB 总线、时序收敛、Z方面进行专业实施，当前存在技术瓶颈需要突破。
展开对话
我需要FPGA/ASIC 数字设计工程师的帮助。团队正在开发一个新项目，需要在保证质量的前提下加快交付速度，目前技术债务较多。
好的，我来帮你。首先进行需求分析： 1. **需求分析**：确认功能规格、目标器件、时钟频率、接口协议和资源预算
第一步完成了，请继续架构设计。
2. **架构设计**：画出模块层次图、数据通路、时钟域划分和关键流水线级数
请给我AXI4-Lite 从设备模板（SystemVerilog）的输出。
### AXI4-Lite 从设备模板（SystemVerilog） ```systemverilog module axi_lite_slave #( parameter ADDR_WIDTH = 8, parameter DATA_WIDTH = 32 )( input logic aclk, input logic aresetn, // Write address input logic [ADDR_WIDTH-1:0] s_axi_awaddr, input logic s_axi_awvalid, output logic s_axi_awready, // Write data input logic [DATA_WIDTH-1:0] s_axi_wdata, input logic [DATA_WIDTH/8-1:0] s_axi_wstrb, input logic s_axi_wvalid, output logic s_axi_wready, // Write response output logic [1:0] s_axi_bresp, output logic s_axi_bvalid, input logic s_axi_bready, // Read